采用這種時鐘恢復方式后，由于CDR能跟蹤數據中的 一 部分低頻抖動，所以數據傳輸 中增加的低頻抖動對于接收端采樣影響不大，因此更適于長距離傳輸。(不過由于受到環路 濾波器帶寬的限制，數據線上的高頻抖動仍然會對接收端采樣產生比較大的影響。)

采用嵌入式時鐘的缺點在于電路的復雜度增加，而且由于數據編碼需要一些額外開銷，降低了總線效率。

隨著技術的發展，一些對總線效率要求更高的應用中開始采用另一種時鐘分配方式，即前向時鐘(ForwardClocking)。前向時鐘的實現得益于DLL(DelayLockedLoop)電路的成熟。DLL電路比較大的好處是可以很方便地用成熟的CMOS工藝大量集成，而且不會增加抖動。

一個前向時鐘的典型應用，總線仍然有單獨的時鐘傳輸通路，而與傳統并行總線所不同的是接收端每條信號路徑上都有一個DLL電路。電路開始工作時可以有一個訓練的過程，接收端的DLL在訓練過程中可以根據每條鏈路的時延情況調整時延，從而保證每條數據線都有充足的建立/保持時間。 數字信號常用的編碼方式有哪些？多端口矩陣測試數字信號測試價目表

采用并行總線的另外一個問題在于總線的吞吐量很難持續提升。對于并行總線來說， 其總線吞吐量=數據線位數×數據速率。我們可以通過提升數據線的位數來提高總線吞吐  量，也可以通過提升數據速率來提高總線吞吐量。以個人計算機中曾經非常流行的PCI總  線為例，其**早推出時總線是32位的數據線，工作時鐘頻率是33MHz,其總線吞吐量=  32bit×33MHz;后來為了提升其總線吞吐量推出的PCI-X總線，把總線寬度擴展到64位， 工作時鐘頻率比較高提升到133MHz,其總線吞吐量=64bit×133MHz。是PCI插槽  和PCI-X插槽的一個對比，可以看到PCI-X由于使用了更多的數據線，其插槽更長。

但是隨著人們對于總線吞吐量要求的不斷提高，這種提升總線帶寬的方式遇到了瓶頸。首先由于芯片尺寸和布線空間的限制，64位數據寬度已經幾乎是極限了。另外，這64根數據線共用一個采樣時鐘，為了保證所有的信號都滿足其建立保持時間的要求，在PCB上布線、換層、拐彎時需要保證精確等長。而總線工作速率越高，對于各條線的等長要求就越高，對于這么多根信號要實現等長的布線是很難做到的。

用邏輯分析儀采集到的一個實際的8位總線的工作時序，可以看到在數據從0x00跳變到0xFF狀態過程中，這8根線實際并不是精確一起跳變的。 多端口矩陣測試數字信號測試價目表上升時間是數字信號另一個非常關鍵的參數，它反映了一個數字信號在電平切換時邊沿變化的快慢。

要想得到零邊沿時間的理想方波，理論上是需要無窮大頻率的頻率分量。如果比較高只考慮到某個頻率點處的頻率分量，則來出的時域波形邊沿時間會蛻化，會使得邊沿時間增大。例如，一個頻率為500MHz的理想方波，其5次諧波分量是2500M,如果把5次諧波以內所有分量成時域信號，貝U其邊沿時間大概是0.35/2500M=0.14ns,即140ps。

我們可以把數字信號假設為一個時間軸上無窮的梯形波的周期信號，它的傅里葉變換

對應于每個頻率點的正弦波的幅度，我們可以勾勒出虛線所示的頻譜包絡線， 可以看到它有兩個轉折頻率分別對應1/材和1/”（刁是半周期，。是邊沿時間）

從1/叫轉折頻率開始，頻譜的諧波分量是按I/?下降的，也就是-40dB/dec （-40分貝每 十倍頻，即每增大十倍頻率，諧波分量減小100倍）。可以看到相對于理想方波，從這個頻 率開始，信號的諧波分量大大減小。

對于并行總線來說，更致命的是這種總線上通常掛有多個設備，且讀寫共用，各種信號分叉造成的反射問題使得信號質量進一步惡化。

為了解決并行總線占用尺寸過大且對布線等長要求過于苛刻的問題，隨著芯片技術的發展和速度的提升，越來越多的數字接口開始采用串行總線。所謂串行總線，就是并行的數據在總線上不再是并行地傳輸，而是時分復用在一根或幾根線上傳輸。比如在并行總線上 傳輸1Byte的數據寬度需要8根線，而如果把這8根線上的信號時分復用在一根線上就可 以減少需要的走線數量，同時也不需要再考慮8根線之間的等長關系。 數字信號可通過分時將大量信號合成為一個信號（稱復用信號），通過某個處理器處理后，再將信號解復用；

高速數字接口與光電測試

看起來我們好像找到了解決問題的方法，但是，在真實情況下，理想窄的脈沖或者無限 陡的階躍信號是不存在的，不僅難以產生而且精度不好控制，所以在實際測試中更多使用正 弦波進行測試得到頻域響應，并通過相應的物理層測試系統軟件進行頻域到時域的轉換以 得到時域響應。相比其他信號，正弦波更容易產生，同時其頻率和幅度精度更容易控制。矢 量網絡分析儀(Vector Network Analyzer,VNA)可以在高達幾十GHz 的頻率范圍內通過  正弦波掃頻的方式精確測量傳輸通道對不同頻率的反射和傳輸特性，動態范圍可以達到 100dB以上，所以在現代高速數字信號質量的分析中，會借助高性能的矢量網絡分析儀對高 速傳輸通道的特性進行測量。矢量網絡分析儀測到的一段差分傳輸線的通道損 耗及根據這個測量結果分析出的信號眼圖。
數字信號處理系統經歷了單片DSP處理器、多片DSP處理器并行工作的架構模式。多端口矩陣測試數字信號測試價目表

數字信號有哪些出來方式；多端口矩陣測試數字信號測試價目表

采用串行總線以后，就單根線來說，由于上面要傳輸原來多根線傳輸的數據，所以其工作速率一般要比相應的并行總線高很多。比如以前計算機上的擴展槽上使用的PCI總線采用并行32位的數據線，每根數據線上的數據傳輸速率是33Mbps,演變到PCle(PCI-express)的串行版本后每根線上的數據速率至少是2.5Gbps(PCIel.0代標準),現在PCIe的數據速率已經達到了16Gbps(PCIe4.0代標準)或32Gbps(PCIe5.0代標準)。采用串行總線的另一個好處是在提高數據傳輸速率的同時節省了布線空間，芯片的功耗也降低了，所以在現代的電子設備中，當需要進行高速數據傳輸時，使用串行總線的越來越多。

數據速率提高以后，對于阻抗匹配、線路損耗和抖動的要求就更高，稍不注意就很容易產生信號質量的問題。圖1.10是一個典型的1Gbps的信號從發送端經過芯片封裝、PCB、連接器、背板傳輸到接收端的信號路徑，可以看到在發送端的接近理想的0、1跳變的數字信號到達接收端后由于高頻損耗、反射等的影響，信號波形已經變得非常惡劣，所以串行總線的設計對于數字電路工程師來說是一個很大的挑戰。 多端口矩陣測試數字信號測試價目表