DDR測試

大部分的DRAM都是在一個同步時鐘的控制下進(jìn)行數(shù)據(jù)讀寫，即SDRAM(Synchronous Dynamic Random -Access Memory) 。SDRAM根據(jù)時鐘采樣方式的不同，又分為SDR   SDRAM(Single Data Rate SDRAM)和DDR SDRAM(Double Data Rate SDRAM) 。SDR  SDRAM只在時鐘的上升或者下降沿進(jìn)行數(shù)據(jù)采樣，而DDR SDRAM在時鐘的上升和下降 沿都會進(jìn)行數(shù)據(jù)采樣。采用DDR方式的好處是時鐘和數(shù)據(jù)信號的跳變速率是一樣的，因 此晶體管的工作速度以及PCB的損耗對于時鐘和數(shù)據(jù)信號是一樣的。 用DDR的BGA探頭引出測試信號；測試服務(wù)DDR測試多端口矩陣測試

實(shí)際的電源完整性是相當(dāng)復(fù)雜的，其中要考慮到IC的封裝、仿真信號的切換頻率和PCB耗電網(wǎng)絡(luò)。對于PCB設(shè)計來說，目標(biāo)阻抗的去耦設(shè)計是相對來說比較簡單的，也是比較實(shí)際的解決方案。在DDR的設(shè)計上有三類電源，它們是VDD、VTT和Vref。VDD的容差要求是5%，而其瞬間電流從Idd2到Idd7大小不同，詳細(xì)在JEDEC里有敘述。通過電源層的平面電容和用的一定數(shù)量的去耦電容，可以做到電源完整性，其中去耦電容從10nF到10uF大小不同，共有10個左右。另外，表貼電容合適，它具有更小的焊接阻抗。Vref要求更加嚴(yán)格的容差性，但是它承載著比較小的電流。顯然，它只需要很窄的走線，且通過一兩個去耦電容就可以達(dá)到目標(biāo)阻抗的要求。由于Vref相當(dāng)重要，所以去耦電容的擺放盡量靠近器件的管腳。然而，對VTT的布線是具有相當(dāng)大的挑戰(zhàn)性，因為它不只要有嚴(yán)格的容差性，而且還有很大的瞬間電流，不過此電流的大小可以很容易的就計算出來。終，可以通過增加去耦電容來實(shí)現(xiàn)它的目標(biāo)阻抗匹配。在4層板的PCB里，層之間的間距比較大，從而失去其電源層間的電容優(yōu)勢，所以，去耦電容的數(shù)量將增加，尤其是小于10nF的高頻電容。詳細(xì)的計算和仿真可以通過EDA工具來實(shí)現(xiàn)。DDR測試方案DDR內(nèi)存條電路原理圖；

對于DDR2-800，這所有的拓?fù)浣Y(jié)構(gòu)都適用，只是有少許的差別。然而，也是知道的，菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)被證明在SI方面是具有優(yōu)勢的。對于超過兩片的SDRAM，通常，是根據(jù)器件的擺放方式不同而選擇相應(yīng)的拓?fù)浣Y(jié)構(gòu)。圖3顯示了不同擺放方式而特殊設(shè)計的拓?fù)浣Y(jié)構(gòu)，在這些拓?fù)浣Y(jié)構(gòu)中，只有A和D是適合4層板的PCB設(shè)計。然而，對于DDR2-800，所列的這些拓?fù)浣Y(jié)構(gòu)都能滿足其波形的完整性，而在DDR3的設(shè)計中，特別是在1600Mbps時，則只有D是滿足設(shè)計的。

1.目前，比較普遍使用中的DDR2的速度已經(jīng)高達(dá)800Mbps，甚至更高的速度，如1066Mbps，而DDR3的速度已經(jīng)高達(dá)1600Mbps。對于如此高的速度，從PCB的設(shè)計角度來幫大家分析，要做到嚴(yán)格的時序匹配，以滿足信號的完整性，這里有很多的因素需要考慮，所有的這些因素都有可能相互影響。它們可以被分類為PCB疊層、阻抗、互聯(lián)拓?fù)洹r延匹配、串?dāng)_、信號及電源完整性和時序，目前，有很多EDA工具可以對它們進(jìn)行很好的計算和仿真，其中CadenceALLEGROSI-230和Ansoft’sHFSS使用的比較多。顯示了DDR2和DDR3所具有的共有技術(shù)要求和專有的技術(shù)要求協(xié)助DDR有那些工具測試；

DDR5具備如下幾個特點(diǎn)：·更高的數(shù)據(jù)速率·DDR5比較大數(shù)據(jù)速率為6400MT/s（百萬次/秒），而DDR4為3200MT/s，DDR5的有效帶寬約為DDR4的2倍。·更低的能耗·DDR5的工作電壓為1.1V，低于DDR4的1.2V，能降低單位頻寬的功耗達(dá)20％以上·更高的密度·DDR5將突發(fā)長度增加到BL16，約為DDR4的兩倍，提高了命令/地址和數(shù)據(jù)總線效率。相同的讀取或?qū)懭胧聞?wù)現(xiàn)在提供數(shù)據(jù)總線上兩倍的數(shù)據(jù)，同時限制同一存儲庫內(nèi)輸入輸出/陣列計時約束的風(fēng)險。此外，DDR5使存儲組數(shù)量翻倍，這是通過在任意給定時間打開更多頁面來提高整體系統(tǒng)效率的關(guān)鍵因素。所有這些因素都意味著更快、更高效的內(nèi)存以滿足下一代計算的需求。主流DDR內(nèi)存標(biāo)準(zhǔn)的比較；DDR測試方案

DDR協(xié)議檢查后生成的測試報告；測試服務(wù)DDR測試多端口矩陣測試

DDR測試

除了DDR以外，近些年隨著智能移動終端的發(fā)展，由DDR技術(shù)演變過來的LPDDR(Low-PowerDDR,低功耗DDR)也發(fā)展很快。LPDDR主要針對功耗敏感的應(yīng)用場景，相對于同一代技術(shù)的DDR來說會采用更低的工作電壓，而更低的工作電壓可以直接減少器件的功耗。比如LPDDR4的工作電壓為1.1V,比標(biāo)準(zhǔn)的DDR4的1.2V工作電壓要低一些，有些廠商還提出了更低功耗的內(nèi)存技術(shù)，比如三星公司推出的LPDDR4x技術(shù)，更是把外部I/O的電壓降到了0.6V。但是要注意的是，更低的工作電壓對于電源紋波和串?dāng)_噪聲會更敏感，其電路設(shè)計的挑戰(zhàn)性更大。除了降低工作電壓以外，LPDDR還會采用一些額外的技術(shù)來節(jié)省功耗，比如根據(jù)外界溫度自動調(diào)整刷新頻率(DRAM在低溫下需要較少刷新)、部分陣列可以自刷新，以及一些對低功耗的支持。同時，LPDDR的芯片一般體積更小，因此占用的PCB空間更小。 測試服務(wù)DDR測試多端口矩陣測試