4）將Vref的去耦電容靠近Vref管腳擺放；Vtt的去耦電容擺放在遠的一個SDRAM外端；VDD的去耦電容需要靠近器件擺放。小電容值的去耦電容需要更靠近器件擺放。正確的去耦設計中，并不是所有的去耦電容都是靠近器件擺放的。所有的去耦電容的管腳都需要扇出后走線，這樣可以減少阻抗，通常，兩端段的扇出走線會垂直于電容布線。5）當切換平面層時，盡量做到長度匹配和加入一些地過孔，這些事先應該在EDA工具里進行很好的仿真。通常，在時域分析來看，差分線的正負兩根線要做到延時匹配，保證其誤差在+/-2ps，而其它的信號要做到+/-10ps。DDR3總線的解碼方法；自動化DDR測試眼圖測試

實際的電源完整性是相當復雜的，其中要考慮到IC的封裝、仿真信號的切換頻率和PCB耗電網絡。對于PCB設計來說，目標阻抗的去耦設計是相對來說比較簡單的，也是比較實際的解決方案。在DDR的設計上有三類電源，它們是VDD、VTT和Vref。VDD的容差要求是5%，而其瞬間電流從Idd2到Idd7大小不同，詳細在JEDEC里有敘述。通過電源層的平面電容和用的一定數量的去耦電容，可以做到電源完整性，其中去耦電容從10nF到10uF大小不同，共有10個左右。另外，表貼電容合適，它具有更小的焊接阻抗。Vref要求更加嚴格的容差性，但是它承載著比較小的電流。顯然，它只需要很窄的走線，且通過一兩個去耦電容就可以達到目標阻抗的要求。由于Vref相當重要，所以去耦電容的擺放盡量靠近器件的管腳。然而，對VTT的布線是具有相當大的挑戰性，因為它不只要有嚴格的容差性，而且還有很大的瞬間電流，不過此電流的大小可以很容易的就計算出來。終，可以通過增加去耦電容來實現它的目標阻抗匹配。在4層板的PCB里，層之間的間距比較大，從而失去其電源層間的電容優勢，所以，去耦電容的數量將增加，尤其是小于10nF的高頻電容。詳細的計算和仿真可以通過EDA工具來實現。自動化DDR測試眼圖測試DDR4規范里關于信號建立；

3.互聯拓撲對于DDR2和DDR3，其中信號DQ、DM和DQS都是點對點的互聯方式，所以不需要任何的拓撲結構，然而例外的是，在multi-rankDIMMs（DualInLineMemoryModules）的設計中并不是這樣的。在點對點的方式時，可以很容易的通過ODT的阻抗設置來做到阻抗匹配，從而實現其波形完整性。而對于ADDR/CMD/CNTRL和一些時鐘信號，它們都是需要多點互聯的，所以需要選擇一個合適的拓撲結構，圖2列出了一些相關的拓撲結構，其中Fly-By拓撲結構是一種特殊的菊花鏈，它不需要很長的連線，甚至有時不需要短線（Stub）。對于DDR3，這些所有的拓撲結構都是適用的，然而前提條件是走線要盡可能的短。Fly-By拓撲結構在處理噪聲方面，具有很好的波形完整性，然而在一個4層板上很難實現，需要6層板以上，而菊花鏈式拓撲結構在一個4層板上是容易實現的。另外，樹形拓撲結構要求AB的長度和AC的長度非常接近（如圖2）。考慮到波形的完整性，以及盡可能的提高分支的走線長度，同時又要滿足板層的約束要求，在基于4層板的DDR3設計中，合理的拓撲結構就是帶有少短線（Stub）的菊花鏈式拓撲結構。

DDR測試

測試軟件運行后，示波器會自動設置時基、垂直增益、觸發等參數進行測量并匯總成一個測試報告，測試報告中列出了測試的項目、是否通過、spec的要求、實測值、margin等。圖5.17是自動測試軟件進行DDR4眼圖睜開度測量的一個例子。信號質量的測試還可以輔助用戶進行內存參數的配置，比如高速的DDR芯片都提供有ODT(OnDieTermination)的功能，用戶可以通過軟件配置改變內存芯片中的匹配電阻，并分析對信號質量的影響。除了一致性測試以外，DDR測試軟件還可以支持調試功能。比如在某個關鍵參數測試失敗后，可以針對這個參數進行Debug。此時，測試軟件會捕獲、存儲一段時間的波形并進行參數統計，根據統計結果可以查找到參數違規時對應的波形位置， DDR有那些測試解決方案；

現做一個測試電路，類似于圖5，驅動源是一個線性的60Ohms阻抗輸出的梯形信號，信號的上升沿和下降沿均為100ps，幅值為1V。此信號源按照圖6的三種方式，且其端接一60Ohms的負載，其激勵為一800MHz的周期信號。在0.5V這一點，我們觀察從信號源到接收端之間的時間延遲，顯示出來它們之間的時延差異。其結果如圖7所示，在圖中只顯示了信號的上升沿，從這圖中可以很明顯的看出，帶有四個地過孔環繞的過孔時延同直線相比只有3ps，而在沒有地過孔環繞的情況下，其時延是8ps。由此可知，在信號過孔的周圍增加地過孔的密度是有幫助的。然而，在4層板的PCB里，這個就顯得不是完全的可行性，由于其信號線是靠近電源平面的，這就使得信號的返回路徑是由它們之間的耦合程度來決定的。所以，在4層的PCB設計時，為符合電源完整性（powerintegrity）要求，對其耦合程度的控制是相當重要的。用DDR的BGA探頭引出測試信號；電氣性能測試DDR測試維修

DDR的規范要求進行需求；自動化DDR測試眼圖測試

DDR5發送端測試隨著信號速率的提升，SerDes技術開始在DDR5中采用，如會采用DFE均衡器改善接收誤碼率，另外DDR總線在發展過程中引入訓練機制，不再是簡單的要求信號間的建立保持時間，在DDR4的時始使用眼圖的概念，在DDR5時代，引入抖動成分概念，從成因上區分解Rj，Dj等，對芯片或系統設計提供更具體的依據；在抖動的參數分析上，也增加了一些新的抖動定義參數，并有嚴苛的測量指標。針對這些要求，提供了完整的解決方案。UXR示波器，配合D9050DDRC發射機一致性軟件，及高阻RC探頭MX0023A，及Interposer，可以實現對DDR信號的精確表征。自動化DDR測試眼圖測試